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https://repositorio.ufpa.br/jspui/handle/2011/7180
Registro completo de metadatos
Campo DC | Valor | Lengua/Idioma |
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dc.creator | OLIVEIRA, Jozias Parente de | - |
dc.date.accessioned | 2016-12-19T15:40:45Z | - |
dc.date.available | 2016-12-19T15:40:45Z | - |
dc.date.issued | 2009-12-04 | - |
dc.identifier.citation | OLIVEIRA, Jozias Parente de. Método para extração de objetos de uma imagem de referência estática com estimativa das variações de iluminação. 2009. 171 f. Orientador: Raimundo Carlos Silvério Freire; Coorientador: Evaldo Gonçalves Pelaes. Tese (Doutorado em Engenharia Elétrica) - Instituto de Tecnologia, Universidade Federal do Pará, Belém, 2009. Disponível em: http://repositorio.ufpa.br/jspui/handle/2011/7180. AScesso em:. | pt_BR |
dc.identifier.uri | http://repositorio.ufpa.br/jspui/handle/2011/7180 | - |
dc.description.abstract | Video segmentation is a fundamental step in many vision systems including video surveillance and traffic monitoring. Background subtraction is a method typically used to segment moving regions in video sequences taken from a static camera by comparing each new frame to a model of the scene background. In this paper, a hardware system for video segmentation is proposed from algorithm to hardware architecture level. The video segmentation algorithm is aimed at fixed-point operations and improves a Gaussian background model by applying a two-stage linear compensation procedure to remove the undesirable subtraction results from noise and illumination changes. First, the algorithm was validated in MATLAB. Then, it was prototyped on an Altera field-programmable gate array platform (DE-2). At a clock rate of 100 MHz, the architecture can process 30 frames per second, where the image resolution is 640 x 507 pixels. The capability of the system is demonstrated for several video sequences. | pt_BR |
dc.description.provenance | Submitted by camilla martins (camillasmmartins@gmail.com) on 2016-12-13T13:41:29Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) | en |
dc.description.provenance | Rejected by Edisangela Bastos (edisangela@ufpa.br), reason: on 2016-12-15T12:10:14Z (GMT) | en |
dc.description.provenance | Submitted by camilla martins (camillasmmartins@gmail.com) on 2016-12-15T13:50:53Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) | en |
dc.description.provenance | Rejected by Edisangela Bastos (edisangela@ufpa.br), reason: on 2016-12-15T14:01:33Z (GMT) | en |
dc.description.provenance | Submitted by camilla martins (camillasmmartins@gmail.com) on 2016-12-15T14:27:31Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) | en |
dc.description.provenance | Approved for entry into archive by Edisangela Bastos (edisangela@ufpa.br) on 2016-12-19T15:40:45Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) | en |
dc.description.provenance | Made available in DSpace on 2016-12-19T15:40:45Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) Previous issue date: 2009-12-04 | en |
dc.language | por | pt_BR |
dc.publisher | Universidade Federal do Pará | pt_BR |
dc.rights | Acesso Aberto | pt_BR |
dc.subject | Segmentação de vídeo | pt_BR |
dc.subject | FPGAs (Arranjos de Lógica Programável em Campo) | pt_BR |
dc.subject | Tempo real | pt_BR |
dc.subject | Detecção de objetos | pt_BR |
dc.subject | processamento de imagem | pt_BR |
dc.subject | video segmentation | en |
dc.subject | FPGA (Field Programmable Gate Array) | en |
dc.subject | real time | en |
dc.subject | object detection | en |
dc.subject | image processing | en |
dc.title | Método para extração de objetos de uma imagem de referência estática com estimativa das variações de iluminação | pt_BR |
dc.type | Tese | pt_BR |
dc.publisher.country | Brasil | pt_BR |
dc.publisher.department | Instituto de Tecnologia | pt_BR |
dc.publisher.initials | UFPA | pt_BR |
dc.subject.cnpq | CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA::TELECOMUNICACOES::SISTEMAS DE TELECOMUNICACOES | pt_BR |
dc.contributor.advisor1 | FREIRE, Raimundo Carlos Silvério | - |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/4016576596215504 | pt_BR |
dc.contributor.advisor-co1 | PELAES, Evaldo Gonçalves | - |
dc.contributor.advisor-co1Lattes | http://lattes.cnpq.br/0255430734381362 | pt_BR |
dc.creator.Lattes | http://lattes.cnpq.br/1169202481169729 | pt_BR |
dc.description.resumo | A segmentação de vídeo é um passo fundamental em muitos sistemas de visão, tais como sistemas de vigilância e monitoramento de tráfego. O método denominado subtração da imagem de fundo é comumente utilizado para detecção de objetos em seqüências de vídeo comparando-se cada pixel do quadro corrente com um modelo da imagem de referência. Neste trabalho, apresenta-se uma arquitetura em hardware para segmentação de vídeo desde a etapa de implementação do algoritmo em PC até a elaboração da arquitetura em hardware. O método de segmentação de vídeo destina-se ao processamento de operações em ponto fixo e visa aprimorar o método de detecção de objetos baseado em modelos Gaussianos. Este aprimoramento é realizado por meio da aplicação de uma técnica para compensação das variações das intensidades dos pixels que objetiva reduzir os falsos positivos ocasionados por ruídos ou variações de iluminação. Primeiramente, o algoritmo foi validado em MATLAB em ponto flutuante e em ponto fixo. Em seguida, foi implementado em um arranjo de portas programáveis em campo (FPGA), utilizando um kit desenvolvimento da Altera (DE-2). A arquitetura opera com uma freqüência igual a 100 MHz e processa 30 quadros por segundo com resolução igual é 640 x 507. A capacidade do sistema é demonstrada com várias imagens de teste. | pt_BR |
dc.publisher.program | Programa de Pós-Graduação em Engenharia Elétrica | pt_BR |
Aparece en las colecciones: | Teses em Engenharia Elétrica (Doutorado) - PPGEE/ITEC |
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Fichero | Descripción | Tamaño | Formato | |
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Tese_MetodoExtracaoObjetos.pdf | 4,21 MB | Adobe PDF | Visualizar/Abrir |
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